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Disseny de caches de dades L1 mitjançant tecnologia SRAM i eDRAM

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Disseny de caches de dades L1 mitjançant tecnologia SRAM i eDRAM

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[Cerrado]
Nombre: tesina_alvabre.pdf
Tamaño: 1.530Mb
Formato: PDF
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dc.contributor.advisor Sahuquillo Borrás, Julio es_ES
dc.contributor.advisor Petit Martí, Salvador Vicente es_ES
dc.contributor.author Valero Bresó, Alejandro es_ES
dc.date.accessioned 2012-05-15T11:36:15Z
dc.date.available 2012-05-15T11:36:15Z
dc.date.created 2011-06
dc.date.issued 2012-05-15
dc.identifier.uri http://hdl.handle.net/10251/15676
dc.format.extent 37 es_ES
dc.language Catalán es_ES
dc.publisher Universitat Politècnica de València es_ES
dc.rights Reserva de todos los derechos es_ES
dc.subject.classification ARQUITECTURA Y TECNOLOGIA DE COMPUTADORES es_ES
dc.subject.other Máster Universitario en Ingeniería de Computadores-Màster Universitari en Enginyeria de Computadors es_ES
dc.title Disseny de caches de dades L1 mitjançant tecnologia SRAM i eDRAM es_ES
dc.type Tesis de máster es_ES
dc.rights.accessRights Cerrado es_ES
dc.contributor.affiliation Universitat Politècnica de València. Servicio de Alumnado - Servei d'Alumnat es_ES
dc.description.bibliographicCitation Valero Bresó, A. (2011). Disseny de caches de dades L1 mitjançant tecnologia SRAM i eDRAM. http://hdl.handle.net/10251/15676 es_ES
dc.description.accrualMethod Archivo delegado es_ES


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