Valero Bresó, A. (2011). Disseny de caches de dades L1 mitjançant tecnologia SRAM i eDRAM. http://hdl.handle.net/10251/15676

Por favor, use este identificador para citar o enlazar este ítem: http://hdl.handle.net/10251/15676

Ficheros en el ítem

Nombre: tesina_alvabre.pdf

Tamaño: 1.530Mb

Formato: PDF

Solicitar una copia al autor

Metadatos del ítem

Título:	Disseny de caches de dades L1 mitjançant tecnologia SRAM i eDRAM
Autor:	Valero Bresó, Alejandro
Director(es):	Sahuquillo Borrás, Julio Petit Martí, Salvador Vicente
Entidad UPV:	Universitat Politècnica de València. Servicio de Alumnado - Servei d'Alumnat
Fecha acto/lectura:	2011-06 Fecha difusión: 2012-05-15
Derechos de uso:	Cerrado
Editorial:	Universitat Politècnica de València
Titulación:	Máster Universitario en Ingeniería de Computadores-Màster Universitari en Enginyeria de Computadors
Tipo:	Tesis de máster

recommendations

 

Este ítem aparece en la(s) siguiente(s) colección(ones)

• Servicio de alumnado - Trabajos académicos [7043]
  

Mostrar el registro completo del ítem