Verificación de un SAR ADC con UVM en un entorno DMS

Abstract

[ES] El trabajo trata sobre la verificación des de cero de un conversor analógico-digital de aproximaciones sucesivas a nivel de bloque en un entorno DMS. Este bloque forma parte de un chip que va a ser desarrollado por Analog Devices.

La memoria se centra en la verificación digital con UVM del bloque, por lo que se muestran contenidos tales como: - Estructura y funcionalidad del SAR ADC - La metodología de verificación UVM - La estrategia/plan de verificación - Verificación del bloque

Pero al tratarse de una verificación a nivel de bloque con modelos DMS, la tesis también contiene información sobre: - El entorno a nivel de bloque montado para verificar el ADC - Modelos DMS

[EN] The present work deals with the verification from scratch of a SAR ADC at block level in a DMS environment. This block will be part of a chip to be developed by Analog Devices.

The thesis focuses on the digital verification with UVM of the block, so the contents that will be shown: - Structure and functionality of the SAR ADC - The UVM verification methodology - The verification strategy/plan - Verification of the block

Furthermore, due to the usage of a block level strategy with DMS models, the thesis also contains information about: - The block level environment implemented to verify the ADC - DMS models