Diseño de un banco de pruebas para automatizar la verificación de microprocesadores RISC-V descritos en HDL mediante uso de metodología UVM.

Abstract

[ES] El presente TFG busca desarrollar un banco de pruebas mediante la metodología UVM que permita automatizar la verificación de un microprocesador RISC-V descrito en HDL que cumpla un juego de instrucciones determinado. RISCV es una arquitectura de conjunto de instrucciones (ISA) abierta desarrollada inicialmente en la Universidad de California, Berckley. Esta arquitectura es fácilmente adaptable a distintas aplicaciones. Al ser una ISA abierta y adaptable, en los últimos años ha adquirido mucha importancia dando lugar a múltiples microprocesadores que la implementan. UVM (Universal Verification Methodology) es una metodología estándar para la verificación de circuitos integrados digitales. Esta metodología está basada en el uso en una librería desarrollada sobre SystemVerliog que contiene diferentes clases que permiten automatizar el proceso de verificación e incrementar el reusó de gran parte de los bancos de pruebas. Por tanto, el objetivo principal del presente TFG es desarrollar un banco de pruebas versátil y autónomo, haciendo uso de UVM, para verificar implementaciones sencillas de microprocesadores RISCV. Este banco de pruebas será configurable indicándole que subconjunto de instrucciones se desea verificar. Como salida deberá generar un informe indicando los resultados de la validación. En la asignatura de Integración de Sistemas Digitales del Grado de Ingeniería de Tecnologías y Servicios de Telecomunicación los alumnos desarrollan distintas implementaciones hardware de RISCV. Estos sistemas desarrollados serán usados como diseños a verificar por el banco de pruebas. Estos diseños de referencia ayudarán al desarrollo y validación del banco de pruebas. Así pues, el presente trabajo tendrá como segundo objetivo desarrollar un sistema de validación de RISC-V que podrá ser usado en la asignatura permitiendo tanto a los alumnos como a los docentes verificar sus implementaciones RISC-V.