Evaluación de algoritmos para la decodificación de LDPCs Cuasi-Cíclicos

Abstract

[ES] Los códigos LDPC son códigos de bloque definidos por una matriz de paridad dispersa. Comparados con otros códigos propuestos después de su invención, estos ofrecen mejores prestaciones y menor complejidad de decodificación. Gracias a esto, son utilizados en varios estándares de comunicación como WiMAX (IEEE 802.16e), 10GBase-T Ethernet (IEEE 802.2an) y DVB_S2 (Digital Video Broadcasting). En esta tesis de máster se han escogido los códigos LDPC estructurados Cuasi-Cíclicos (QC-LDPC) que facilitan y simplifican la codificación frente a los generados aleatoriamente y se han evaluado diferentes algoritmos de decodificación: el algoritmo Sum-Product (SPA) o de propagación de la creencia, el Min-Sum (MS), MS normalizado y MS con offset. Dado que para alcanzar una tasa de decodificación de centenas de Mbps se requiere la implementación VLSI de los mismos, se han evaluado sus prestaciones con precisión finita y se ha presentado una arquitectura hardware para su implementación.

[EN] LDPC codes are block codes defined by a sparse parity-check matrix. In contrast to codes that were proposed after their invention, LDPC codes offer both better performance and lower decoding complexity. This is why they are used in several communication standards such as WiMAX (IEEE 802.16e), 10GBase-T Ethernet (IEEE 802.2an) and DVB_S2 (Digital Video Broadcasting). This Master thesis focuses on structured Quasi-Cyclic LDPC codes that simplify and make decoding easier compared to computer generated random codes. It also evaluates different decoding algorithms: Sum-Product (SPA) known as believe propagation, Min-Sum (MS), Normalized Min-Sum and Offset Min-Sum. Since achieving a decoding rate close to hundreds of Mbps requires a VLSI implementation, the performance of these algorithms using finite precision have been evaluated and a hardware architecture for them is shown.