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Diseño e implementación en FPGA de un decodificador de códigos LDPC con secuenciación por capas

RiuNet: Institutional repository of the Polithecnic University of Valencia

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Diseño e implementación en FPGA de un decodificador de códigos LDPC con secuenciación por capas

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Mascarell Català, F. (2013). Diseño e implementación en FPGA de un decodificador de códigos LDPC con secuenciación por capas. http://hdl.handle.net/10251/34092

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Title: Diseño e implementación en FPGA de un decodificador de códigos LDPC con secuenciación por capas
Author:
Director(s): Valls Coquillat, Javier Canet Subiela, Mª José
UPV Unit: Universitat Politècnica de València. Escuela Politécnica Superior de Gandia - Escola Politècnica Superior de Gandia
Read date / Event date:
2013-07-16
Issued date:
Abstract:
The Low-Density Parity-Check codes (LDPC) have been included in most of the comunicaction standars mainly due to two facts. First, their error correction capability is very high, making the data transmision rate close ...[+]


Los códigos de comprobación de paridad de baja densidad (LDPC, Low-density Parity-check) están siendo incluidos en multitud de estándares de comunicaciones debido a su gran capacidad de corrección y a su facilidad para ...[+]
Subjects: LDPC , FPGA , Decoder , Decodificador
Copyrigths: Reserva de todos los derechos
degree: Grado en Ingeniería de Sistemas de Telecomunicación, Sonido e Imagen-Grau en Enginyeria de Sistemes de Telecomunicació, So i Imatge
Type: Proyecto/Trabajo fin de carrera/grado

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