Diseño e implementación en FPGA de un decodificador de códigos LDPC con secuenciación por capas

Abstract

The Low-Density Parity-Check codes (LDPC) have been included in most of the comunicaction standars mainly due to two facts. First, their error correction capability is very high, making the data transmision rate close to the limit established by Shannon; second, the decoding algorithms are highly parallel, so high throughput decoders (Gbps) can be implemented. This work is focused on developing a layered decoder architecture for LDPC for the Weighted Bit-Flipping algorithms (WBF), specifically the Improved weighted Bit-Flipping (IWBF). The decoder was implemented for the LDPC code of the 10GBase-T standard, which is suitable for high throughput applications. The proposed architecture was coded in VHDL and iplemented in different FPGA devices, achieving a throughput up to 2,048 Gbps with 10 decoding iterations.

Los códigos de comprobación de paridad de baja densidad (LDPC, Low-density Parity-check) están siendo incluidos en multitud de estándares de comunicaciones debido a su gran capacidad de corrección y a su facilidad para paralelizar el proceso de decodificación, lo que permite su uso en sistemas que requieran altas velocidades de transmisión. Este trabajo se centra en el desarrollo de la arquitectura con secuenciación por capas para decodificar códigos LDPC regulares a velocidades de Gbps utilizando un algoritmo de decodificación basado en el volteo de bits con pesos (WBF Weighted Bit Fliping). Concretamente se ha partido de la versión mejorada del algoritmo WBF (IWBF, Improved WBF) y se le ha adaptado la actualización por capas horizontales (layered) aplicados a los algoritmos basados en suma-producto (SP) para el código LDPC del estándar 10GBase-T. Se ha diseñado la arquitectura layered, y se ha codificado en VHDL e implementado en dispositivos FPGA alcanzando una velocidad de 2,048 Gbps con 10 iteraciones.