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Diseño e implementación en FPGA de un decodificador de códigos LDPC con secuenciación por capas

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Diseño e implementación en FPGA de un decodificador de códigos LDPC con secuenciación por capas

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dc.contributor.advisor Valls Coquillat, Javier es_ES
dc.contributor.advisor Canet Subiela, Mª José es_ES
dc.contributor.author Mascarell Català, Ferran es_ES
dc.date.accessioned 2013-11-27T14:36:14Z
dc.date.available 2013-11-27T14:36:14Z
dc.date.created 2013-07-16
dc.date.issued 2013-11-27
dc.identifier.uri http://hdl.handle.net/10251/34092
dc.description.abstract The Low-Density Parity-Check codes (LDPC) have been included in most of the comunicaction standars mainly due to two facts. First, their error correction capability is very high, making the data transmision rate close to the limit established by Shannon; second, the decoding algorithms are highly parallel, so high throughput decoders (Gbps) can be implemented. This work is focused on developing a layered decoder architecture for LDPC for the Weighted Bit-Flipping algorithms (WBF), specifically the Improved weighted Bit-Flipping (IWBF). The decoder was implemented for the LDPC code of the 10GBase-T standard, which is suitable for high throughput applications. The proposed architecture was coded in VHDL and iplemented in different FPGA devices, achieving a throughput up to 2,048 Gbps with 10 decoding iterations. es_ES
dc.description.abstract Los códigos de comprobación de paridad de baja densidad (LDPC, Low-density Parity-check) están siendo incluidos en multitud de estándares de comunicaciones debido a su gran capacidad de corrección y a su facilidad para paralelizar el proceso de decodificación, lo que permite su uso en sistemas que requieran altas velocidades de transmisión. Este trabajo se centra en el desarrollo de la arquitectura con secuenciación por capas para decodificar códigos LDPC regulares a velocidades de Gbps utilizando un algoritmo de decodificación basado en el volteo de bits con pesos (WBF Weighted Bit Fliping). Concretamente se ha partido de la versión mejorada del algoritmo WBF (IWBF, Improved WBF) y se le ha adaptado la actualización por capas horizontales (layered) aplicados a los algoritmos basados en suma-producto (SP) para el código LDPC del estándar 10GBase-T. Se ha diseñado la arquitectura layered, y se ha codificado en VHDL e implementado en dispositivos FPGA alcanzando una velocidad de 2,048 Gbps con 10 iteraciones. es_ES
dc.format.extent 33 es_ES
dc.language Español es_ES
dc.rights Reserva de todos los derechos es_ES
dc.subject LDPC es_ES
dc.subject FPGA es_ES
dc.subject Decoder es_ES
dc.subject Decodificador es_ES
dc.subject.classification TECNOLOGIA ELECTRONICA es_ES
dc.subject.other Grado en Ingeniería de Sistemas de Telecomunicación, Sonido e Imagen-Grau en Enginyeria de Sistemes de Telecomunicació, So i Imatge es_ES
dc.title Diseño e implementación en FPGA de un decodificador de códigos LDPC con secuenciación por capas es_ES
dc.type Proyecto/Trabajo fin de carrera/grado es_ES
dc.rights.accessRights Abierto es_ES
dc.contributor.affiliation Universitat Politècnica de València. Escuela Politécnica Superior de Gandia - Escola Politècnica Superior de Gandia es_ES
dc.description.bibliographicCitation Mascarell Català, F. (2013). Diseño e implementación en FPGA de un decodificador de códigos LDPC con secuenciación por capas. http://hdl.handle.net/10251/34092 es_ES
dc.description.accrualMethod Archivo delegado es_ES


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