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Análisis hardware en lógica reconfigurable de algoritmos de procesado de la señal de fibrilación ventricular cardíaca: aplicación a la obtención del índice de regularidad morfológica.

RiuNet: Institutional repository of the Polithecnic University of Valencia

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Análisis hardware en lógica reconfigurable de algoritmos de procesado de la señal de fibrilación ventricular cardíaca: aplicación a la obtención del índice de regularidad morfológica.

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Osorno Caudet, D. (2013). Análisis hardware en lógica reconfigurable de algoritmos de procesado de la señal de fibrilación ventricular cardíaca: aplicación a la obtención del índice de regularidad morfológica. http://hdl.handle.net/10251/37147.

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Title: Análisis hardware en lógica reconfigurable de algoritmos de procesado de la señal de fibrilación ventricular cardíaca: aplicación a la obtención del índice de regularidad morfológica.
Author:
Director(s): Guerrero Martinez, Juan Bataller Mompeán, Manuel
UPV Unit: Universitat Politècnica de València. Servicio de Alumnado - Servei d'Alumnat
Read date / Event date:
2013-09-26
Issued date:
Abstract:
[ES] Análisis de la implementación hardware, mediante lógica reconfigurable, de un algoritmo de procesado de la señal de fibrilación ventricular cardíaca para la obtención del índice de regularidad, que cuantifica el grado ...[+]


[EN] Hardware implementation analysis, by means of logic arrays, of a processing algorithm of cardiac ventricular fibrilation signal to obtain the regularity index, which quantify the degree of regularity morphological, ...[+]
Subjects: FPGA , Índice de regularidad , Fibrilación , Regularity index , Fibrillation
Copyrigths: Cerrado
degree: Máster Universitario en Ingeniería Biomédica-Màster Universitari en Enginyeria Biomèdica
Type: Tesis de máster

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