- -

FSM Moore con Verilog, estilo de tres procesos básico

RiuNet: Repositorio Institucional de la Universidad Politécnica de Valencia

Compartir/Enviar a

Citas

Estadísticas

FSM Moore con Verilog, estilo de tres procesos básico

Mostrar el registro completo del ítem

Gadea Gironés, R. (2015). FSM Moore con Verilog, estilo de tres procesos básico. http://hdl.handle.net/10251/47858.

Por favor, use este identificador para citar o enlazar este ítem: http://hdl.handle.net/10251/47858

Visor de vídeos

Metadatos del ítem

Título: FSM Moore con Verilog, estilo de tres procesos básico
Autor:
Entidad UPV: Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Fecha difusión:
Resumen:
En este vídeo se describe el estilo de implementación en Verilog de una máquina de estados (FSM) mediante el llamado estilo de tres procesos. También se hace una breve mención de la utilidad del "pragma full_case"
Palabras clave: FSM , Verilog
Derechos de uso: Reserva de todos los derechos
Tipo: Objeto de aprendizaje
URL: https://media.upv.es/player/?id=f076c97a-ee86-49ff-80a8-66d4aef2f646
Tipo de recurso educativo: Screencast
Descripción acerca del uso: Es un vídeo que deberá repetir su visualización tantas veces sea necesario para la asimilación del contenido
Destinatario: Alumno
Contexto: Primer ciclo
Dificultad: Fácil
Nivel de interactividad: Muy bajo
Densidad semántica: Muy bajo
Tiempo típico: 15 minutos
Idioma del destinatario: Español
Permiso de acceso: PUBLICO

Este ítem aparece en la(s) siguiente(s) colección(ones)

  • Polimedia ETSIT [405]
    Escuela Técnica Superior de Ingenieros de Telecomunicación

Mostrar el registro completo del ítem