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FSM Moore con Verilog, estilo de tres procesos básico

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FSM Moore con Verilog, estilo de tres procesos básico

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Gadea Gironés, R. (2015). FSM Moore con Verilog, estilo de tres procesos básico. http://hdl.handle.net/10251/47858

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Metadatos del ítem

Título: FSM Moore con Verilog, estilo de tres procesos básico
Autor: Gadea Gironés, Rafael
Entidad UPV: Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Fecha difusión:
Resumen:
En este vídeo se describe el estilo de implementación en Verilog de una máquina de estados (FSM) mediante el llamado estilo de tres procesos. También se hace una breve mención de la utilidad del "pragma full_case"
Palabras clave: FSM , Verilog
Derechos de uso: Reserva de todos los derechos
Editorial:
Universitat Politècnica de València
Tipo: Objeto de aprendizaje
URL: https://media.upv.es/player/?id=f076c97a-ee86-49ff-80a8-66d4aef2f646
Tipo de recurso educativo: Screencast
Descripción acerca del uso: Es un vídeo que deberá repetir su visualización tantas veces sea necesario para la asimilación del contenido
Destinatario: Alumno
Contexto: Primer ciclo
Dificultad: Fácil
Nivel de interactividad: Muy bajo
Densidad semántica: Muy bajo
Tiempo típico: 15 minutos
Idioma del destinatario: Español
Permiso de acceso: PUBLICO

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