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FSM Moore con Verilog, estilo de tres procesos básico

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FSM Moore con Verilog, estilo de tres procesos básico

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dc.contributor.author Gadea Gironés, Rafael es_ES
dc.date.accessioned 2015-03-09T08:04:17Z
dc.date.available 2015-03-09T08:04:17Z
dc.date.issued 2015-03-09T08:04:17Z
dc.identifier.uri http://hdl.handle.net/10251/47858
dc.description.abstract En este vídeo se describe el estilo de implementación en Verilog de una máquina de estados (FSM) mediante el llamado estilo de tres procesos. También se hace una breve mención de la utilidad del "pragma full_case" es_ES
dc.description.uri https://media.upv.es/player/?id=f076c97a-ee86-49ff-80a8-66d4aef2f646 es_ES
dc.language Español es_ES
dc.publisher Universitat Politècnica de València es_ES
dc.rights Reserva de todos los derechos es_ES
dc.subject FSM es_ES
dc.subject Verilog es_ES
dc.subject.classification TECNOLOGIA ELECTRONICA es_ES
dc.title FSM Moore con Verilog, estilo de tres procesos básico es_ES
dc.type Objeto de aprendizaje es_ES
dc.lom.learningResourceType Screencast es_ES
dc.lom.interactivityLevel Muy bajo es_ES
dc.lom.semanticDensity Muy bajo es_ES
dc.lom.intendedEndUserRole Alumno es_ES
dc.lom.context Primer ciclo es_ES
dc.lom.difficulty Fácil es_ES
dc.lom.typicalLearningTime 15 minutos es_ES
dc.lom.educationalDescription Es un vídeo que deberá repetir su visualización tantas veces sea necesario para la asimilación del contenido es_ES
dc.lom.educationalLanguage Español es_ES
dc.upv.convocatoriaDocenciaRed 2014-2015 es_ES
dc.upv.ambito PUBLICO es_ES
dc.rights.accessRights Abierto es_ES
dc.contributor.affiliation Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica es_ES
dc.description.bibliographicCitation Gadea Gironés, R. (2015). FSM Moore con Verilog, estilo de tres procesos básico. http://hdl.handle.net/10251/47858 es_ES


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