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dc.contributor.advisor | Sahuquillo Borrás, Julio | es_ES |
dc.contributor.advisor | Petit Martí, Salvador Vicente | es_ES |
dc.contributor.author | Vivas Vivas, Julio Antonio | es_ES |
dc.date.accessioned | 2015-03-26T10:31:22Z | |
dc.date.available | 2015-03-26T10:31:22Z | |
dc.date.created | 2014-09-11 | |
dc.date.issued | 2015-03-26 | es_ES |
dc.identifier.uri | http://hdl.handle.net/10251/48330 | |
dc.description.abstract | [ES] Este proyecto se centra en la evaluación de diferentes jerarquías de cache reales (basadas en los últimos diseños de Intel) en procesadores multinúcleo. Los estudios se realizan mediante el simulador Multi2Sim para la obtención de información sobre el comportamiento de cada nivel de la jerarquía cuando el procesador ejecuta cargas multiprogramadas, que constan de diversas aplicaciones ejecutándose en núcleos distintos. La información obtenida es de diversa índole y abarca todos los niveles de la jerarquía. Posteriormente se realiza un análisis de los datos obtenidos. Inicialmente se estudia las prestaciones de las aplicaciones individuales, ejecutándolas de manera aislada en un procesador con un solo núcleo; para ir añadiendo más núcleos y complejidad a la jerarquía. El objetivo final es simular el comportamiento de jerarquías similares a las que se pueden encontrar en los procesadores comerciales recientes. Los resultados de los distintos estudios nos permite analiza cómo afecta a las prestaciones de cada aplicación el competir en el acceso a las caches compartidas con otras aplicaciones. | es_ES |
dc.description.abstract | [EN] This project focuses on the evaluation of different real cache hierarchies (based on the latest Intel designs). It uses the Multi2Sim simulator to obtain information about the utilization of each level of the hierarchy when the processor executes several applications. The information obtained covers all levels of the cache hierarchy. Initially the hierarchy of a single core processor will be studied. Then, we add more cores and increase the complexity of the cache hierarchy, in order to add more cores and complexity to the hierarchy. The ultimate goal is to simulate hierarchies close to those of recent commercial processors. Comparing the results of the different studies, we can infer how cache hierarchy contention impacts on the performance of each application. | es_ES |
dc.format.extent | 83 | es_ES |
dc.language | Español | es_ES |
dc.publisher | Universitat Politècnica de València | es_ES |
dc.rights | Reconocimiento - No comercial (by-nc) | es_ES |
dc.subject | Jerarquía de cache | es_ES |
dc.subject | Procesador multinúcleo | es_ES |
dc.subject | Rendimiento | es_ES |
dc.subject | Cache hierarchy | es_ES |
dc.subject | Multicore processor | es_ES |
dc.subject | Performance | es_ES |
dc.subject.classification | ARQUITECTURA Y TECNOLOGIA DE COMPUTADORES | es_ES |
dc.subject.other | Grado en Ingeniería Informática-Grau en Enginyeria Informàtica | es_ES |
dc.title | Evaluación de la jerarquía de cache en procesadores multinúcleo | es_ES |
dc.type | Proyecto/Trabajo fin de carrera/grado | es_ES |
dc.rights.accessRights | Abierto | es_ES |
dc.contributor.affiliation | Universitat Politècnica de València. Escola Tècnica Superior d'Enginyeria Informàtica | es_ES |
dc.contributor.affiliation | Universitat Politècnica de València. Departamento de Informática de Sistemas y Computadores - Departament d'Informàtica de Sistemes i Computadors | es_ES |
dc.description.bibliographicCitation | Vivas Vivas, JA. (2014). Evaluación de la jerarquía de cache en procesadores multinúcleo. http://hdl.handle.net/10251/48330. | es_ES |
dc.description.accrualMethod | TFGM | es_ES |
dc.relation.pasarela | TFGM\14102 | es_ES |