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Simulación FSM: Simulación visual FSM

RiuNet: Repositorio Institucional de la Universidad Politécnica de Valencia

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Simulación FSM: Simulación visual FSM

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Gadea Gironés, R. (2016). Simulación FSM: Simulación visual FSM. http://hdl.handle.net/10251/65040.

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Metadatos del ítem

Título: Simulación FSM: Simulación visual FSM
Autor:
Entidad UPV: Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Fecha difusión:
Resumen:
Caracterizar las opciones a elegir en compilación y simulación HDL para activar la visualización FSM Realizar un proceso completo de banco de pruebas
Palabras clave: FSM , Verilog , Diagrama , Estados
Código UNESCO: 3307 - Tecnología electrónica
Derechos de uso: Reconocimiento (by)
Tipo: Objeto de aprendizaje
URL: https://media.upv.es/player/?id=715f9f20-2675-11e6-9543-a7e491be640b
Tipo de recurso educativo: Screencast
Descripción acerca del uso: Simple visualización
Destinatario: Alumno
Contexto: Primer ciclo
Dificultad: Fácil
Nivel de interactividad: Bajo
Densidad semántica: Bajo
Tiempo típico: 05 minutos
Idioma del destinatario: Español
Permiso de acceso: PUBLICO

Este ítem aparece en la(s) siguiente(s) colección(ones)

  • Polimedia ETSIT [405]
    Escuela Técnica Superior de Ingenieros de Telecomunicación

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