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Simulación FSM: Simulación visual FSM

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Simulación FSM: Simulación visual FSM

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Gadea Gironés, R. (2016). Simulación FSM: Simulación visual FSM. http://hdl.handle.net/10251/65040

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Title: Simulación FSM: Simulación visual FSM
Author: Gadea Gironés, Rafael
UPV Unit: Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Issued date:
Abstract:
Caracterizar las opciones a elegir en compilación y simulación HDL para activar la visualización FSM Realizar un proceso completo de banco de pruebas
Subjects: FSM , Verilog , Diagrama , Estados
UNESCO code: 3307 - Tecnología electrónica
Copyrigths: Reconocimiento (by)
Publisher:
Universitat Politècnica de València
Type: Objeto de aprendizaje
URL: https://media.upv.es/player/?id=715f9f20-2675-11e6-9543-a7e491be640b
Learning Resource Type: Screencast
Educational description: Simple visualización
Intended End User Role: Alumno
Context: Primer ciclo
Difficulty: Fácil
Interactivity Level: Bajo
Semantic Density: Bajo
Typical Learning Time: 05 minutos
Educational language: Español
Access rigths: PUBLICO

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