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Simulación FSM: Simulación visual FSM

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Simulación FSM: Simulación visual FSM

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dc.contributor.author Gadea Gironés, Rafael es_ES
dc.date.accessioned 2016-06-01T10:49:10Z
dc.date.available 2016-06-01T10:49:10Z
dc.date.issued 2016-06-01 es_ES
dc.identifier.uri http://hdl.handle.net/10251/65040
dc.description.abstract Caracterizar las opciones a elegir en compilación y simulación HDL para activar la visualización FSM Realizar un proceso completo de banco de pruebas es_ES
dc.description.uri https://media.upv.es/player/?id=715f9f20-2675-11e6-9543-a7e491be640b es_ES
dc.language Español es_ES
dc.publisher Universitat Politècnica de València es_ES
dc.rights Reconocimiento (by) es_ES
dc.subject FSM es_ES
dc.subject Verilog
dc.subject Diagrama
dc.subject Estados
dc.subject.classification TECNOLOGIA ELECTRONICA es_ES
dc.title Simulación FSM: Simulación visual FSM es_ES
dc.type Objeto de aprendizaje es_ES
dc.lom.learningResourceType Screencast es_ES
dc.lom.interactivityLevel Bajo es_ES
dc.lom.semanticDensity Bajo es_ES
dc.lom.intendedEndUserRole Alumno es_ES
dc.lom.context Primer ciclo es_ES
dc.lom.difficulty Fácil es_ES
dc.lom.typicalLearningTime 05 minutos es_ES
dc.lom.educationalDescription Simple visualización es_ES
dc.lom.educationalLanguage Español es_ES
dc.upv.convocatoriaDocenciaRed 2015-2016 es_ES
dc.upv.ambito PUBLICO es_ES
dc.subject.unesco 3307 - Tecnología electrónica es_ES
dc.rights.accessRights Abierto es_ES
dc.contributor.affiliation Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació es_ES
dc.contributor.affiliation Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica es_ES
dc.description.bibliographicCitation Gadea Gironés, R. (2016). Simulación FSM: Simulación visual FSM. http://hdl.handle.net/10251/65040 es_ES
dc.description.accrualMethod DER es_ES
dc.relation.pasarela DER\360 es_ES


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