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SIMULACION FSM: Generación del reset

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SIMULACION FSM: Generación del reset

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Gadea Gironés, R. (2016). SIMULACION FSM: Generación del reset. http://hdl.handle.net/10251/65052

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Metadatos del ítem

Título: SIMULACION FSM: Generación del reset
Autor: Gadea Gironés, Rafael
Entidad UPV: Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Fecha difusión:
Resumen:
Con este objeto se caracteriza la temporización correcta de la señal de reset y se desarrollar un ejemplo sencillo de banco de pruebas en Verilog con dicha señal de reset
Palabras clave: Task , Simulación , FSM , Verilog , Reset
Código UNESCO: 3307 - Tecnología electrónica
Derechos de uso: Reconocimiento (by)
Editorial:
Universitat Politècnica de València
Tipo: Objeto de aprendizaje
URL: https://media.upv.es/player/?id=8d93e510-20b8-11e6-acdb-7ff9538171bf
Tipo de recurso educativo: Screencast
Descripción acerca del uso: Visualización únicamente
Destinatario: Alumno
Contexto: Primer ciclo
Dificultad: Dificultad media
Nivel de interactividad: Bajo
Densidad semántica: Medio
Tiempo típico: 05 minutos
Idioma del destinatario: Español
Permiso de acceso: PUBLICO

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