- -

Diseño e implementación en FPGA de decodificadores de códigos Reed-Solomon para operar a Gbps

RiuNet: Repositorio Institucional de la Universidad Politécnica de Valencia

Compartir/Enviar a

Citas

Estadísticas

Diseño e implementación en FPGA de decodificadores de códigos Reed-Solomon para operar a Gbps

Mostrar el registro completo del ítem

Perrone, G. (2016). Diseño e implementación en FPGA de decodificadores de códigos Reed-Solomon para operar a Gbps. http://hdl.handle.net/10251/74623.

Por favor, use este identificador para citar o enlazar este ítem: http://hdl.handle.net/10251/74623

Ficheros en el ítem

Metadatos del ítem

Título: Diseño e implementación en FPGA de decodificadores de códigos Reed-Solomon para operar a Gbps
Autor:
Director(es): Valls Coquillat, Javier
Entidad UPV: Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Fecha acto/lectura:
2016-09-23
Fecha difusión:
Resumen:
[EN] Reed-Solomon error correcting codes are being included in the last 100 Gbps Ethernet standards. The aim of this work is the design and implementation of hardware architectures suitable for decoding Reed-Solomon codes ...[+]


[ES] Los códigos de corrección de errores Reed-Solomon se están incluyendo en los últimos estándares de Ethernet a 100 Gbps. El objetivo de este trabajo es el diseño e implementación de arquitecturas hardware válidas para ...[+]
Palabras clave: VLSI , FPGA , Reed-Solomon , Decodificación , 100 Gbps , VLSI , FPGA , Reed-Solomon , Decodificación , 100 Gbps
Derechos de uso: Cerrado
Titulación: Máster Universitario en Ingeniería de Sistemas Electrónicos-Màster Universitari en Enginyeria de Sistemes Electrònics
Tipo: Tesis de máster

Este ítem aparece en la(s) siguiente(s) colección(ones)

Mostrar el registro completo del ítem