Diseño e implementación en FPGA de decodificadores de códigos Reed-Solomon para operar a Gbps

Abstract

[EN] Reed-Solomon error correcting codes are being included in the last 100 Gbps Ethernet standards. The aim of this work is the design and implementation of hardware architectures suitable for decoding Reed-Solomon codes at 100Gbps. The area, throughput and latency of the standard parallel Reed-Solomon decoder will be analyzed and hardware architectures for 100 Gbps operation will be derived. The proposed architectures will be modelled with VHDL and implemented in FPGA devices.

[ES] Los códigos de corrección de errores Reed-Solomon se están incluyendo en los últimos estándares de Ethernet a 100 Gbps. El objetivo de este trabajo es el diseño e implementación de arquitecturas hardware válidas para la decodificación de códigos Reed-Solomon a 100 Gbps. Se analizará el área, velocidad y latencia del esquema de decodificación estándar y se propondrán arquitecturas hardware capaces de operar a la tasa objetivo. Las arquitecturas propuestas se codificarán con VHDL y se implementarán en dispositivos FPGA.