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Desarrollo de un Modelo de Verificación en Verilog-AMS de un Convertidor Sigma-Delta

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Desarrollo de un Modelo de Verificación en Verilog-AMS de un Convertidor Sigma-Delta

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Sanjuan Campos, J. (2016). Desarrollo de un Modelo de Verificación en Verilog-AMS de un Convertidor Sigma-Delta. http://hdl.handle.net/10251/80462.

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Title: Desarrollo de un Modelo de Verificación en Verilog-AMS de un Convertidor Sigma-Delta
Author: Sanjuan Campos, Jaume
Director(s): Herrero Bosch, Vicente
UPV Unit: Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Read date / Event date:
2016-09-22
Issued date:
Abstract:
Se trata de elaborar un modelo parametrizable que permita realizar simulaciones de alto nivel con convertidores para aplicaciones de micropotencia en chips destinados a "energy harvesting". Estos modelos se emplean en la ...[+]
Subjects: simulación , convertidor Verilog-AMS
Copyrigths: Reserva de todos los derechos
degree: Grado en Ingeniería de Tecnologías y Servicios de Telecomunicación-Grau en Enginyeria de Tecnologies i Serveis de Telecomunicació
Type: Proyecto/Trabajo fin de carrera/grado

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