- -

Desarrollo de un Modelo de Verificación en Verilog-AMS de un Convertidor Sigma-Delta

RiuNet: Repositorio Institucional de la Universidad Politécnica de Valencia

Compartir/Enviar a

Citas

Estadísticas

  • Estadisticas de Uso

Desarrollo de un Modelo de Verificación en Verilog-AMS de un Convertidor Sigma-Delta

Mostrar el registro sencillo del ítem

Ficheros en el ítem

Thumbnail
Nombre: SANJUAN - Desarrollo ...
Tamaño: 2.057Mb
Formato: PDF
Abrir
dc.contributor.advisor Herrero Bosch, Vicente es_ES
dc.contributor.author Sanjuan Campos, Jaume es_ES
dc.date.accessioned 2017-05-03T11:52:45Z
dc.date.available 2017-05-03T11:52:45Z
dc.date.created 2016-09-22
dc.date.issued 2017-05-03 es_ES
dc.identifier.uri http://hdl.handle.net/10251/80462
dc.description.abstract Se trata de elaborar un modelo parametrizable que permita realizar simulaciones de alto nivel con convertidores para aplicaciones de micropotencia en chips destinados a "energy harvesting". Estos modelos se emplean en la industria microelectrónica para facilitar las labores de diseño y evaluar las prestaciones de los sistemas en los momentos iniciales de desarrollo. Los convertidores a modelizar serán configuraciones estándar que se pueden encontrar en la actualidad en multitud de dispositivos integrados. es_ES
dc.language Español es_ES
dc.publisher Universitat Politècnica de València es_ES
dc.rights Reserva de todos los derechos es_ES
dc.subject simulación es_ES
dc.subject convertidor Verilog-AMS es_ES
dc.subject.classification TECNOLOGIA ELECTRONICA es_ES
dc.subject.other Grado en Ingeniería de Tecnologías y Servicios de Telecomunicación-Grau en Enginyeria de Tecnologies i Serveis de Telecomunicació es_ES
dc.title Desarrollo de un Modelo de Verificación en Verilog-AMS de un Convertidor Sigma-Delta es_ES
dc.type Proyecto/Trabajo fin de carrera/grado es_ES
dc.rights.accessRights Abierto es_ES
dc.contributor.affiliation Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació es_ES
dc.contributor.affiliation Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica es_ES
dc.description.bibliographicCitation Sanjuan Campos, J. (2016). Desarrollo de un Modelo de Verificación en Verilog-AMS de un Convertidor Sigma-Delta. http://hdl.handle.net/10251/80462. es_ES
dc.description.accrualMethod TFGM es_ES
dc.relation.pasarela TFGM\31682 es_ES


Este ítem aparece en la(s) siguiente(s) colección(ones)

Mostrar el registro sencillo del ítem