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Simulación Verilog, observación de resultados con retardos

RiuNet: Repositorio Institucional de la Universidad Politécnica de Valencia

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Simulación Verilog, observación de resultados con retardos

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Gadea Gironés, R. (2017). Simulación Verilog, observación de resultados con retardos. http://hdl.handle.net/10251/81476.

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Metadatos del ítem

Título: Simulación Verilog, observación de resultados con retardos
Autor:
Entidad UPV: Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Fecha difusión:
Resumen:
La idea fundamental de este vídeo es como realizar en bancos de pruebas la comprobación del funcionamiento de las salidas del diseño. Nos vamos a centrar en la problemática de que tengamos retardos en el diseño que queremos ...[+]
Palabras clave: Verilog Simulación observabilidad retardos
Código UNESCO: 3307 - Tecnología electrónica
Derechos de uso: Reconocimiento (by)
Tipo: Objeto de aprendizaje
URL: https://media.upv.es/player/?id=ce643500-3704-11e7-83c8-b99f47788b89
Tipo de recurso educativo: Screencast
Descripción acerca del uso: Visualización de resultados
Destinatario: Alumno
Contexto: Ciclo superior
Dificultad: Fácil
Nivel de interactividad: Bajo
Densidad semántica: Bajo
Tiempo típico: 06 minutos
Idioma del destinatario: Español
Permiso de acceso: PUBLICO

Este ítem aparece en la(s) siguiente(s) colección(ones)

  • Polimedia ETSIT [405]
    Escuela Técnica Superior de Ingenieros de Telecomunicación

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