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Gadea Gironés, R. (2017). Simulación Verilog, observación de resultados con retardos. http://hdl.handle.net/10251/81476
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Título: | Simulación Verilog, observación de resultados con retardos | |
Autor: | ||
Entidad UPV: |
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Fecha difusión: |
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Resumen: |
La idea fundamental de este vídeo es como realizar en bancos de pruebas la comprobación del funcionamiento de las salidas del diseño. Nos vamos a centrar en la problemática de que tengamos retardos en el diseño que queremos ...[+]
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Palabras clave: |
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Código UNESCO: |
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Derechos de uso: | Reconocimiento (by) | |
Editorial: |
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Tipo: |
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URL: | https://media.upv.es/player/?id=ce643500-3704-11e7-83c8-b99f47788b89 | |
Tipo de recurso educativo: |
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Descripción acerca del uso: |
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