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dc.contributor.author | Gadea Gironés, Rafael | es_ES |
dc.date.accessioned | 2017-05-19T10:28:41Z | |
dc.date.available | 2017-05-19T10:28:41Z | |
dc.date.issued | 2017-05-19 | es_ES |
dc.identifier.uri | http://hdl.handle.net/10251/81476 | |
dc.description.abstract | La idea fundamental de este vídeo es como realizar en bancos de pruebas la comprobación del funcionamiento de las salidas del diseño. Nos vamos a centrar en la problemática de que tengamos retardos en el diseño que queremos verificar y su efecto en los procedimientos de chequeo de resultados . | es_ES |
dc.description.uri | https://media.upv.es/player/?id=ce643500-3704-11e7-83c8-b99f47788b89 | es_ES |
dc.language | Español | es_ES |
dc.publisher | Universitat Politècnica de València | es_ES |
dc.rights | Reconocimiento (by) | es_ES |
dc.subject | Verilog Simulación observabilidad retardos | es_ES |
dc.subject.classification | TECNOLOGIA ELECTRONICA | es_ES |
dc.title | Simulación Verilog, observación de resultados con retardos | es_ES |
dc.type | Objeto de aprendizaje | es_ES |
dc.lom.learningResourceType | Screencast | es_ES |
dc.lom.interactivityLevel | Bajo | es_ES |
dc.lom.semanticDensity | Bajo | es_ES |
dc.lom.intendedEndUserRole | Alumno | es_ES |
dc.lom.context | Ciclo superior | es_ES |
dc.lom.difficulty | Fácil | es_ES |
dc.lom.typicalLearningTime | 06 minutos | es_ES |
dc.lom.educationalDescription | Visualización de resultados | es_ES |
dc.lom.educationalLanguage | Español | es_ES |
dc.upv.convocatoriaDocenciaRed | 2016-2017 | es_ES |
dc.upv.ambito | PUBLICO | es_ES |
dc.subject.unesco | 3307 - Tecnología electrónica | es_ES |
dc.rights.accessRights | Abierto | es_ES |
dc.contributor.affiliation | Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació | es_ES |
dc.contributor.affiliation | Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica | es_ES |
dc.description.bibliographicCitation | Gadea Gironés, R. (2017). Simulación Verilog, observación de resultados con retardos. http://hdl.handle.net/10251/81476 | es_ES |
dc.description.accrualMethod | DER | es_ES |
dc.relation.pasarela | DER\13925 | es_ES |