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Speed optimization of a multilayer-board for multi-gigabit/s chip-to-chip interconnects

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Speed optimization of a multilayer-board for multi-gigabit/s chip-to-chip interconnects

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Pleite Moreno, C. (2011). Speed optimization of a multilayer-board for multi-gigabit/s chip-to-chip interconnects. Universitat Politècnica de València. http://hdl.handle.net/10251/11506

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Título: Speed optimization of a multilayer-board for multi-gigabit/s chip-to-chip interconnects
Autor: Pleite Moreno, Cristina
Director(es): Corral González, Juan Luis
Entidad UPV: Universitat Politècnica de València. Departamento de Comunicaciones - Departament de Comunicacions
Universitat Politècnica de València. Escuela Politécnica Superior de Gandia - Escola Politècnica Superior de Gandia
Universitat Politècnica de València. Instituto Universitario de Tecnología Nanofotónica - Institut Universitari de Tecnologia Nanofotònica
Fecha acto/lectura:
2011-06-06
 Fecha difusión:
Resumen:
The main aim of this project is to increase the data rate communication between a CPU and a DRAM to above 6.5 GHz by optimization of the Printed Circuit Board (PCB) interconnections (these interconnections include vias, ...[+]
Derechos de uso: Reserva de todos los derechos
Editorial:
Universitat Politècnica de València
Titulación: Ingeniero Técnico de Telecomunicación, esp. en Sistemas de Telecomunicación-Enginyer Tècnic de Telecomunicació, esp. en Sistemes de Telecomunicacions
Tipo: Proyecto/Trabajo fin de carrera/grado

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