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Desarrollo de un módulo IP de procesador RISC-V en System Verilog

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Desarrollo de un módulo IP de procesador RISC-V en System Verilog

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Segarra Górriz, I. (2019). Desarrollo de un módulo IP de procesador RISC-V en System Verilog. http://hdl.handle.net/10251/127830

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Title: Desarrollo de un módulo IP de procesador RISC-V en System Verilog
Author: Segarra Górriz, Izan
Director(s): Martínez Pérez, Jorge Daniel Monzó Ferrer, José María
UPV Unit: Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Read date / Event date:
2019-09-23
Issued date:
Abstract:
[ES] El objetivo fundamental del presente trabajo es desarrollar un core IP de procesador RISC-V en SystemVerilog que soporte de manera completa el ISA (Instruction Set Architecture) RV32IM, tanto en su versión Single ...[+]


[EN] The main objective of this project is to develop a RISC-V processor IP core in SystemVerilog that fully supports the RV32IM ISA (Instruction Set Architecture), both in its Single Cycle version and in the Multi Cycle ...[+]
Subjects: RISC-V , FPGA , IP , System Verilog
Copyrigths: Reconocimiento - No comercial (by-nc)
degree: Grado en Ingeniería de Tecnologías y Servicios de Telecomunicación-Grau en Enginyeria de Tecnologies i Serveis de Telecomunicació
Type: Proyecto/Trabajo fin de carrera/grado

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