Desarrollo de un módulo IP de procesador RISC-V en System Verilog

Abstract

[ES] El objetivo fundamental del presente trabajo es desarrollar un core IP de procesador RISC-V en SystemVerilog que soporte de manera completa el ISA (Instruction Set Architecture) RV32IM, tanto en su versión Single Cycle, como en su versión Multi Cycle. La aplicación del core está orientada a la implementación de un SoC (System-on-Chip) en dispositivos programables de bajo coste y consumo de potencia, por lo que su concepción está orientada a la minimización de los recursos necesarios para su implementación. Además, se detallan los pasos a seguir para instalar y configurar una toolchain para arquitecturas de 32 bits que permita la ejecución de software compilado en C sobre el procesador diseñado, así como el desarrollo de una aplicación con interfaz gráfica que permita realizar la compilación del software y cargar los archivos generados de forma sencilla en el procesador. También se muestran los testbenches que se han ejecutado sobre el procesador para comprobar su correcto funcionamiento y comparar el rendimiento de las versiones Single Cycle y Multi Cycle.

[EN] The main objective of this project is to develop a RISC-V processor IP core in SystemVerilog that fully supports the RV32IM ISA (Instruction Set Architecture), both in its Single Cycle version and in the Multi Cycle version. The application of the core is oriented to the implementation of a SoC (System-on-Chip) in programmable devices of low cost and power consumption. Thus, its conception is oriented to the minimization of the necessary resources for its implementation. In addition, the steps to be followed to install and configure a toolchain for 32-bit architectures that allow the execution of software compiled in C on the designed processor are detailed, as well as the development of an application with a graphic interface that allows compiling the software and load the generated files in a simple way in the processor. The testbenches that have been executed on the processor are also shown to check its correct operation and compare the performance of the Single Cycle and Multi Cycle versions.