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Diseño de un core para implementar filtros FIR con arquitectura paralela en dispositivos FPGA

RiuNet: Repositorio Institucional de la Universidad Politécnica de Valencia

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Diseño de un core para implementar filtros FIR con arquitectura paralela en dispositivos FPGA

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dc.contributor.advisor Valls Coquillat, Javier es_ES
dc.contributor.author Català Pérez, Joan Marc es_ES
dc.date.accessioned 2015-07-14T12:32:16Z
dc.date.available 2015-07-14T12:32:16Z
dc.date.created 2008-04-04
dc.date.issued 2015-07-14
dc.identifier.uri http://hdl.handle.net/10251/53164
dc.description.abstract El objetivo principal del presente proyecto es el diseño e implementación en FPGA de filtros FIR de tasa simple y multitasa (interpoladores y diezmadores) basándose en el uso de los hardcores multiplicadores empotrados en estos dispositivos. es_ES
dc.format.extent 197 es_ES
dc.language Español es_ES
dc.publisher Universitat Politècnica de València es_ES
dc.rights Reserva de todos los derechos es_ES
dc.subject.classification TECNOLOGIA ELECTRONICA es_ES
dc.subject.other Ingeniero Técnico de Telecomunicación, esp. en Sistemas Electrónicos-Enginyer Tècnic en Telecomunicació, esp. en Sistemes Electrònics es_ES
dc.title Diseño de un core para implementar filtros FIR con arquitectura paralela en dispositivos FPGA es_ES
dc.type Proyecto/Trabajo fin de carrera/grado es_ES
dc.rights.accessRights Cerrado es_ES
dc.contributor.affiliation Universitat Politècnica de València. Instituto Universitario de Telecomunicación y Aplicaciones Multimedia - Institut Universitari de Telecomunicacions i Aplicacions Multimèdia es_ES
dc.contributor.affiliation Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica es_ES
dc.contributor.affiliation Universitat Politècnica de València. Escuela Politécnica Superior de Gandia - Escola Politècnica Superior de Gandia es_ES
dc.description.bibliographicCitation Català Pérez, JM. (2008). Diseño de un core para implementar filtros FIR con arquitectura paralela en dispositivos FPGA. Universitat Politècnica de València. http://hdl.handle.net/10251/53164 es_ES
dc.description.accrualMethod Archivo delegado es_ES


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