Avargues Gutiérrez, Miguel Antonio(Universitat Politècnica de València, 2021-10-07)
[ES] En la actualidad debido a la descentralización de la computación, la mayoría de los cálculos se realizan en servidores que ejecutan cargas de trabajo pesadas. Usualmente, estos servidores ejecutan aplicaciones que ...
Morant Moya, Óscar(Universitat Politècnica de València, 2012-10-19)
En [este proyecto] se expone y documenta el proceso de desarrollo de la aplicación
de ayuda a la docencia.
En primer lugar se comentan los motivos y objetivos por los que se ha decidido llevar a cabo
este proyecto.
A ...
Navarro, Carlos; Feliu-Pérez, Josué; Petit Martí, Salvador Vicente; Gómez Requena, María Engracia; Sahuquillo Borrás, Julio(Institute of Electrical and Electronics Engineers, 2020-08-01)
[EN] Advanced hardware prefetch engines are being integrated in current high-performance processors. Prefetching can boost the performance of most applications, however, the induced bandwidth consumption can lead the system ...
Feliu-Pérez, Josué; Sahuquillo Borrás, Julio; Petit Martí, Salvador Vicente; Duato Marín, José Francisco(Institute of Electrical and Electronics Engineers (IEEE), 2016-02)
The memory hierarchy plays a critical role on the performance of current chip multiprocessors. Main memory is shared by all the running processes, which can cause important bandwidth contention. In addition, when the ...
Lorente Garcés, Vicente Jesús(Universitat Politècnica de València, 2015-12-02)
[EN] SRAM technology has traditionally been used to implement processor caches since it is the fastest existing RAM technology.However,one of the major drawbacks of this technology is its high energy consumption.To reduce ...
Feliu Pérez, Josué; Petit Martí, Salvador Vicente; Sahuquillo Borrás, Julio; Duato Marín, José Francisco(Institute of Electrical and Electronics Engineers (IEEE), 2014-03)
To improve chip multiprocessor (CMP) performance, recent research has focused on scheduling strategies to mitigate main memory bandwidth contention. Nowadays, commercial CMPs implement multilevel cache hierarchies that are ...
Pons-Escat, Lucía; Sahuquillo Borrás, Julio; Petit Martí, Salvador Vicente; Pons Terol, Julio(Association for Computing Machinery, 2022-09-01)
[EN] Current server processors have redistributed the cache hierarchy space over previous generations. The private L2 cache has been made larger and the shared last level caches (LLC) smaller but designed as non-inclusive ...
Baselga Masiá, David(Universitat Politècnica de València, 2017-09-07)
[ES] Actualmente la implementación de las GPGPU intenta maximizar el uso de los recursos
disponibles, pero todavía no contempla la compartición de recursos entre distintas
aplicaciones. En este trabajo se exploran las ...
Duro-Gómez, José; Petit Martí, Salvador Vicente; Sahuquillo Borrás, Julio; Gómez Requena, María Engracia(Universidad de Zaragoza, 2018-11-09)
[ES] La computación exascale es el siguiente paso en la computación de alto rendimiento proporcionada por sistemas compuestos por millones de núcleos de procesamiento interconectados. Para guiar el diseño e implementación ...
Calero Quintana, Ibai(Universitat Politècnica de València, 2023-09-13)
[ES] En la actualidad, la eficiencia energética es de gran importancia en todo tipo de dispositivos, desde servidores hasta supercomputadores, pasando por ordenadores de escritorio. En este contexto, en los últimos años, ...
Pons-Escat, Lucía; Feliu-Pérez, Josué; Sahuquillo Borrás, Julio; Gómez Requena, María Engracia; Petit Martí, Salvador Vicente; Pons Terol, Julio; Huang, Chaoyi(Elsevier, 2023-01)
[EN] The increasing popularity of cloud computing has forced cloud providers to build economies of scale to meet the growing demand. Nowadays, data-centers include thousands of physical machines, each hosting many virtual ...
Lorente Garcés, Vicente Jesús; Valero Bresó, Alejandro; Sahuquillo Borrás, Julio; Petit Martí, Salvador Vicente; Canal, Ramón; López Rodríguez, Pedro Juan; Duato Marín, José Francisco(IEEE, ACM, 2013-03-18)
Low-power modes in modern microprocessors rely
on low frequencies and low voltages to reduce the energy budget.
Nevertheless, manufacturing induced parameter variations can
make SRAM cells unreliable producing hard ...
Valero Bresó, Alejandro; Sahuquillo Borrás, Julio; Petit Martí, Salvador Vicente; López Rodríguez, Pedro Juan; Duato Marín, José Francisco(Association for Computing Machinery (ACM), 2012)
Memory latency has become an important performance bottleneck in current microprocessors. This problem aggravates as the number of cores sharing the same memory controller increases. To palliate this problem, a common ...
Feliu Pérez, Josué(Universitat Politècnica de València, 2017-03-27)
The recent multicore era and the incoming manycore/manythread era generate a lot of challenges for computer scientists going from productive parallel programming, over network congestion avoidance and intelligent power ...
Pons Escat, Lucía; Selfa Oliver, Vicent; Sahuquillo Borrás, Julio; Petit Martí, Salvador Vicente; Pons Terol, Julio(Universitat Politècnica de València, 2020-05-14)
CPA is LLC (Last Level Cache) partitioning approach that performs an efficient cache space distribution among executing applications. To assign partitions (ways) of the LLC, Intel CAT is used. This policy is included in a ...
Petit Martí, Salvador Vicente(IEEE
Catalog Number: CFP1578H-CDR, 2015-07)
Simulation of many-core HPC systems is nowadays an active and fruitful area of research. Recent and future proposals are driven by the need of a fast, efficient, and comprehensive simulation framework. This simulation ...
Lurbe Sempere, Manel(Universitat Politècnica de València, 2020-09-28)
[ES] Los procesadores de altas prestaciones más modernos integran prefetchers hardware muy complejos, en los que seleccionar la configuración para que éste obtenga las mejores prestaciones se convierte en una tarea compleja. ...
Lurbe-Sempere, Manel; Feliu-Pérez, Josué; Petit Martí, Salvador Vicente; Gómez Requena, María Engracia; Sahuquillo Borrás, Julio(Institute of Electrical and Electronics Engineers, 2022-10-01)
[EN] Current multi-core processors implement sophisticated hardware prefetchers, that can be configured by application (PID),to improve the system performance. When running multiple applications, each application can present ...
Rodriguez Real, Rafael(Universitat Politècnica de València, 2020-10-19)
[ES] En este Trabajo Fin de Grado se diseña y desarrolla una interfaz web de una sóla página (SPA),
destinada a ser la parte visual de un simulador de procesadores superescalares para uso docente.
Mediante la interfaz, ...
Valero Bresó, Alejandro; Sahuquillo Borrás, Julio; Petit Martí, Salvador Vicente; López Rodríguez, Pedro Juan; Duato Marín, José Francisco(Institute of Electrical and Electronics Engineers (IEEE), 2015-07)
In recent years, embedded dynamic random-access memory (eDRAM) technology has been implemented in last-level
caches due to its low leakage energy consumption and high density. However, the fact that eDRAM presents slower ...