Barriuso Medrano, Claudio(Universitat Politècnica de València, 2020-09-04)
[ES] Conforme avanza la industria electrónica, los circuitos integrados aumentan en complejidad. Las nuevas capacidades de fabricación permiten integrar en un chip de reducidas dimensiones gran cantidad de transistores.
El ...
Roig Monzón, Pablo(Universitat Politècnica de València, 2022-04-07)
[ES] El presente proyecto plantea, en el ámbito del diseño digital y la verificación funcional, un sistema de automatización de regresiones.
Existe un repositorio compartido donde se suben tanto los ficheros de diseño ...
Ravelo Mederos, Álvaro(Universitat Politècnica de València, 2020-10-19)
[ES] El objetivo de este Trabajo Fin de Máster es desarrollar una Verification IP (VIP). Una VIP es una IP desarrollada utilizando lenguajes de descripción hardware (HDL) que tiene como finalidad garantizar el correcto ...
Herraiz Calatayud, María(Universitat Politècnica de València, 2019-10-09)
[ES] La Metodología de Verificación Universal (UVM) es una metodología estandarizada para la verificación de diseños de circuitos integrados. Se basa en una extensa biblioteca de clases escritas en SystemVerilog a partir ...
Barrera Comeche, Vicente(Universitat Politècnica de València, 2022-10-14)
[ES] El presente TFG busca desarrollar un banco de pruebas mediante la metodología UVM que permita automatizar la verificación de un microprocesador RISC-V descrito en HDL que cumpla un juego de instrucciones determinado.
RISCV ...
Fernández Bravo, Álvaro(Universitat Politècnica de València, 2021-10-11)
[ES] El presente Trabajo Fin de Máster ha sido desarrollado dentro de la empresa Maxlinear. Su objetivo principal es desarrollar una metodología que permita el uso del lenguaje de programación Python en un entorno de ...
Metodología UVM. Generación del proyecto de banco de pruebas basado en metodología UVM, introducción del modelo de referencia y monitorización de estímulos y respuestas.
Fabregat López, Jorge(Universitat Politècnica de València, 2019-10-09)
[ES] Metodología de verificación mediante el sistema de clases UVM de un sub bloque funcional basado en una memoria OTP Synopsis DesignWare NVM. El bloque incluye el controlador para la memoria, sistemas de detección y ...
Juan Cerdá, José(Universitat Politècnica de València, 2022-04-07)
[ES] El trabajo trata sobre la verificación des de cero de un conversor analógico-digital de aproximaciones sucesivas a nivel de bloque en un entorno DMS. Este bloque forma parte de un chip que va a ser desarrollado por ...