Browsing by Subject "Verilog"

Adaptación de una implementación de microprocesador RISCV segmentado para ser usada en sistemas SOC basados en un estándar de bus Avalon.

Martínez Sánchez, Pablo (Universitat Politècnica de València, 2021-10-11)

[ES] El objetivo del presente trabajo es adaptar un core IP de un microprocesador RISC-V segmentado para que pueda ser usado en sistemas SOC basados en buses Avalon. El core IP adaptado implementa una arquitectura ...

Biblioteca de soporte para el despliegue automático de mecanismos tolerantes a fallos para mejorar la robustez de circuitos implementados mediante High Level Synthesis

Lozano Torres, Raúl (Universitat Politècnica de València, 2021-12-14)

[ES] High Level Synthesis (HLS) aparece como un nuevo paradigma para el diseño de sistemas digitales, en el que la funcionalidad del circuito se describe utilizando lenguajes de alto nivel como C o C++, y las herramientas ...

Compresor basado en Transformada Wavelet para el Sistema de Adquisición de Datos de PETALO

Antequera Cañadas, Pedro (Universitat Politècnica de València, 2019-10-09)

[ES] El TFG consiste en proponer un diseño para un bloque compresor de imágenes basado un esquema de Transformada Wavelet + Cuantificador. El objetivo se centra en intentar conseguir ratios de compresión inferiores o ...

Design and verification of a Systolic Array Multiplier

Andreu Cerezo, Pablo (Universitat Politècnica de València, 2020-07-30)

[EN] Artificial intelligence aims to solve much of the problems of the contemporary society that we live in. But, in order for it to be ever so prevalent, the development of efficient inference-specific chips is needed, ...

Development of Advanced Closed-Loop Brain Electrophysiology Systems for Freely Behaving Rodents

Cuevas López, Aarón (Universitat Politècnica de València, 2022-01-17)

[ES] La electrofisiología extracelular es una técnica ampliamente usada en investigación neurocientífica, la cual estudia el funcionamiento del cerebro mediante la medición de campos eléctricos generados por la actividad ...

Diseño de un SoPC (System On Programmable Chip) para la captura de señales analógicas con sensores del tipo MOS (Metal Oxid semiconductor) mediante el entorno de trabajo de la tarjeta DE1-SoC de Altera

Talens Felis, Juan Bautista (Universitat Politècnica de València, 2020-02-11)

[ES] El trabajo final de máster consiste en la captura de señales analógicas mediante la tarjeta de adquisición DE1-SoC para su uso en narices electrónicas. Se trata de la implementación hardware de un sistema completo de ...

Diseño e implementación de un árbol de codificación Huffman en tiempo real en FPGA para la optimización de la compresión de datos del plano de energía del experimento NEXT

Giménez Aparisi, Guillem (Universitat Politècnica de València, 2021-02-18)

[ES] El proyecto consiste en el desarrollo de un circuito digital para la obtención en tiempo real del árbol de códigos Huffman para la compresión de datos del plano de energía del experimento NEXT. El objetivo es la ...

DUST: Solución Multipropósito para Procesado HDL.

Barreras Almarcha, Héctor (Universitat Politècnica de València, 2021-10-11)

[ES] Proponemos una solución de librerías software para habilitar el análisis, modificación y virtualización programáticos de lenguajes de descripción hardware con el principal objetivo de aumentar la productividad de los ...

Estructura de una logic cell

Gadea Gironés, Rafael (Universitat Politècnica de València, 2015-03-09)

En este objeto puede verse la estructura de un célula lógica de un dispositivo programable, así como dicha célula es configurada a partir de un código Verilog sencillo de un generador de paridad. Este objeto también demuestra ...

FSM estilo de un proceso

Gadea Gironés, Rafael (2021-06-07)

Descripción de FSM en Verilog mediante un solo proceso

FSM Mealy con Verilog, estilo de dos procesos

Gadea Gironés, Rafael (Universitat Politècnica de València, 2015-06-03)

En este objeto se describe el método de descripción de las Máquinas de Estados Finitos con Verilog. El modelo de máquina es Mealy. El estilo utilizado es un estilo de dos procesos

FSM Mealy con Verilog, estilo de tres procesos básico

Gadea Gironés, Rafael (Universitat Politècnica de València, 2015-06-03)

En este video se modliza una FSM Mealy mediante Verilog, aplicando el estilo de tres procesos (always), dos de los cuales son de tipo combinacional y un tercero de tipo secuencial

FSM Medvedev con Verilog

Gadea Gironés, Rafael (Universitat Politècnica de València, 2015-06-03)

En este video se modliza una FSM Medvedev mediante Verilog, aplicando diferentes estilos; pero consiguiendo en todos ellos evitar la realización del circuito combinacional de salida

FSM Moore con Verilog, estilo de dos procesos

Gadea Gironés, Rafael (Universitat Politècnica de València, 2015-06-03)

En este video se modliza una FSM Moore mediante Verilog, aplicando el estilo de dos procesos (always), uno de los cuales es de tipo combinacional y un segundo de tipo secuencial

FSM Moore con Verilog, estilo de tres procesos básico

Gadea Gironés, Rafael (Universitat Politècnica de València, 2015-03-09)

En este vídeo se describe el estilo de implementación en Verilog de una máquina de estados (FSM) mediante el llamado estilo de tres procesos. También se hace una breve mención de la utilidad del "pragma full_case"

FSM Moore registrado estilo 3 procesos

Gadea Gironés, Rafael (2021-06-07)

Descripción de máquinas Moore con salidas registradas mediante un estilo de tres procesos

Implementación e integración sobre Keras tensorflow de capas neuronales desarrolladas con OpenCL-Verilog implementadas sobre FPGA

Ruiz Quintana, Diego (Universitat Politècnica de València, 2020-10-19)

[ES] En el mundo de la Inteligencia artificial y más concretamente en la aplicación (fase producción) de redes entrenadas off-line sobre dispositivos embebidos, cobra cada vez mayor importancia la utilización de dispositivos ...

Módulo Hardware de Compresión en Tiempo Real

Rodríguez Ponce, Jorge (Universitat Politècnica de València, 2019-10-09)

[ES] En el desarrollo del proyecto se buscará una correcta realización e implementación de un módulo digital de compresión de datos. Dicho módulo incluirá un algoritmo de compresión considerado óptimo y tendrá como finalidad ...

SIMULACION FSM: Generación del reset

Gadea Gironés, Rafael (Universitat Politècnica de València, 2016-06-01)

Con este objeto se caracteriza la temporización correcta de la señal de reset y se desarrollar un ejemplo sencillo de banco de pruebas en Verilog con dicha señal de reset

Simulación Básica de un IP

Gadea Gironés, Rafael (Universitat Politècnica de València, 2015-06-03)

En este vídeo observamos la simulación con modelsim de un diseño (IP) realizado . El banco de pruebas es realizado completamente en verilog y mostramos cómo configurar completamente Quartus para poder ejecutar el banco de pruebas.

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